二手 EDA技术实用教程—VHDL版 第五版 潘松9787030382122

原价：42.(咨询特价)

作者:潘松^黄继业

出版社：科学出版社

出版日期：2013-(咨询特价)

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页码：395

版次：5

装帧：平装

开本：16开

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内容提要

《十二五普通高等教育本科国家级规划教材:EDA技术实用教程:VHDL版(第5版)》可作为高等院校电子工程、通信、工业自动化、计算机应用技术、电子对抗、仪器仪表、数字信号或图像处理等学科的本科生或研究生的电子设计、EDA技术课程和VHDL硬件描述语言的教材及实验指导书，同时也可作为相关专业技术人员的自学参考书。

目录

第1章EDA技术概述
1.1 EDA技术及其发展
1.2 EDA技术实现目标
1.3硬件描述语言
1.4 HDL综合
1.5 自顶向下的设计技术
1.6 EDA技术的优势
1.7 EDA设计流程
1.7.1设计输入（原理图／HDL文本编辑）
1.7.2综合
1.7.3适配
1.7.4时序仿真与功能仿真
1.7.5编程下载
1.7.6硬件测试
1.8 ASIC及其设计流程
1.8.1 ASIC设计简介
1.8.2 ASIC设计一般流程简述
1.9常用EDA工具
1.9.1设计输入编辑器
1.9.2 HDL综合器
1.9.3仿真器
1.9.4适配器
1.9.5下载器
(咨询特价) Quartus Il概述
(咨询特价) IP核
(咨询特价) EDA技术发展趋势管窥
习题
第2章FPGA与CPLD的结构原理
2.1 PLD概述
2.1.1 PLD的发展历程
2 1 2 PLD分类
2.2简单PLD结构原理
2.2.1逻辑件符号表示
2.2.2 PROM结构原理
2.2.3 PLA结构原理
2.2.4 PAL结构原理
2.2.5 GAL结构原理
2.3 CPLD的结构原理
2.4 FPGA的结构原理
2.4.1查找表逻辑结构
2.4.2 Cyclone IIl系列器件的结构原理
2.5硬件测试
2.5.1 内部逻辑测试
2.5.2 JTAG边界扫描
2.6 PLD产品概述
2.6.1 Altera公司的PLD器件
2.6.2 Lattice公司的PLD器件
2.6.3 Xilinx公司的PLD器件
2.6.4 Actel公司的PLD器件
2.6.5 Altera的FPGA配置方式
2.7 CPLD／FPGA的编程与配置
2.7.1 CPLD在系统编程
2.7.2 FPGA配置方式
2.7.3 FPGA专用配置器件
2.7.4使用单片机配置FPGA
2.7.5使用CPLD配置FPGA
习题
第3章组合电路的VHDL设计
3.1 多路选择器及其Ⅵ_IDL描述
3.2半加器及其VHDL描述
3.3 4选1多路选择器及其VHDL描述
3.3.1 4选1多路选择器及CASE语句表述方式
3.3.2 CASE语句
3.3.3 IEEE库预定义标准逻辑位与矢量
3.3.4其他预定义标准数据类型
3.3.5信号定义和数据对象
3.3.6并置操作符&
3.3.7 4选1多路选择器的VHDL不同描述方式
3.4全加器及其VHDL表述
3.4.1 全加器设计及例化语句应用
3.4.2 VHDL例化语句
3.4.3 8位加法器设计及算术操作符应用
3.5乘法器及其VHDL表述
3.5.1 统计位矢中含“1”个数的电路模块设计
3.5.2 FOR LOOP循环语句用法
3.5.3移位相加型乘法器的VHDL表述方法
3.5.4 GENERIC参数定义语句
3.5.5整数数据类型
3.5.6省略赋值操作符
3.5.7移位操作符
3.5.8各类运算操作对数据类型的要求
3.5.9数据类型转换函数
3.5.10 GENERIC参数传递映射语句
习题
第4章时序仿真与硬件实现
4.1 VHDL程序输入与仿真测试
4.1.1编辑和输入设计文件
4.1.2创建工程
4.1.3全程编译前约束项目设置
4.1.4全程综合与编译
4.1.5仿真测试
4.1.6 RTL图观察器应用
4.2引脚锁定与硬件测试
4.2.1引脚锁定
4.2.2编译文件下载
4.2_3 JTAG间接编程模式
4.2.4 USB.Blaster驱动程序安装方法
4.3 电路原理图设计流程
4.4 HDL版本设置及Analysis＆Synthesis功能
4.5利用属性表述实现引脚锁定
4.6 keep属性应用
4.7 SignalProbe使用方法
4.8宏模块逻辑功能查询
习题
实验与设计
4.1 多路选择器设计实验
4.2.8位加法器设计实验
4.3.8位硬件乘法器设计实验
4.4十六进制7段数码显示译码器设计
第5章时序电路的VHDL设计
5.1基本时序件的VHDL表述
5.1.1 D触发器的VHDL描述
5.1.2含异步复位和时钟使能的D触发器及其VHDL表述
5.1.3含同步复位控制的D触发器及其VHDL表述
S.1.4基本锁存器及其VHDL表述
5.1.5含清0控制的锁存器及其VHDL表述
5.1.6 VHDL实现时序电路的不同表述
5.1.7双边沿触发时序电路设计讨论
5.2计数器的VHDL设计
5.2.1 4位二进制加法计数器设计
5.2.2计数器更常用的VHDL表达方式
5.2.3实用计数器的VHDL设计
5.3移位寄存器的VHDL设计
5.4属性描述与定义语句
习题
实验与设计
5.1高速硬件除法器设计
5.2移位相加型8位硬件乘法器设计
5.3半整数与奇数分频器设计
5.4不同类型的移位寄存器设计实验
第6章Quartus Il应用深入
6.1 时序电路硬件设计与仿真示例
6.1.1编辑电路、创建工程和仿真测试
6.1.2 FPGA硬件测试
6.2 SignalTap Il的使用方法
6.3编辑SignalTap Il的触发信号
6.4 Fitter Settings项设置
6.5功能块Chip Planner应用
6.5.1 Chip Planner应用流程说明
6.5.2 Chip Planner说明
6.6 Synplify的应用及接口方法
6.6.1 Synplify使用流程
6.6.2 Synplify与Quartus Il接El
习题
实验与设计
6.1计数器设计实验
6.2数码扫描显示电路设计
6.3 串行静态显示控制电路设计
6.4基于VHDL代码的频率计设计
6.5 VGA彩条信号显示控制电路设计
第7章宏功能模块应用
第8章VHDL设计深入
第9章VHDL设计优化
第10章VHDL有限状态机设计
第11章16位实用CPU创新设计
第12章MCU与FPGA片上系统开发
第13章VHDL语法补充说明
第14章VHDLTest Bench仿真
附录
参考文献